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[判断题]

二进制异步减法计数器必须把低位触发器的Q端与高位触发器的CP端相连。()

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第1题
同步计数器和异步计数器比较,同步计数器的显著优点是().
同步计数器和异步计数器比较,同步计数器的显著优点是().

A.工作速度高

B.触发器利用率高

C.电路简单

D.不受时钟CLK控制

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第2题
相同计数模的异步计数器和同步计数器相比,一般情况下()。

A.驱动方程简单

B.使用触发器的个数少

C.工作速度快

D.以上说法都不对

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第3题
对于集成计数器74LS161,如下描述正确的是()。

A.同步4位二进制计数器,具有同步清零功能

B.同步4位二进制计数器,具有异步清零功能

C.同步8421BCD十进制计数器,具有异步清零功能

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第4题
由JK触发器组成的异步计数器电路如图5.4所示.分析电路功能,画出完整的状态转换图.

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第5题
位二进制加法计数器CT74161和集成单稳态触发器CT74LS121组成如图P6.10(a)所示的电路.(1)分析CT
位二进制加法计数器CT74161和集成单稳态触发器CT74LS121组成如图P6.10(a)所示的电路.(1)分析CT

位二进制加法计数器CT74161和集成单稳态触发器CT74LS121组成如图P6.10(a)所示的电路.

(1)分析CT74161组成电路,画出转换状态图.

(2)估算CT74LS121组成电路的输出脉宽Tw值.

(3)设CP为方波(周期Td≥1ms),在图P6.10(b)中画出图P6.10(a)中u1、u0两点的工作波形.

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第6题
设计一个同步的五进制计数器,必须要用5个触发器。()
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第7题
异步时序逻辑电路中各个触发器所用的时钟触发沿不完全相同。()
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第8题
时序电路中的基本逻辑电路是()。

A.与非门

B.触发器

C.计数器

D.CPU

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第9题
中规模集成计数器74LS161的异步复位端为()。

A.第9引脚

B.第1引脚

C.第7引脚

D.第10引脚

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第10题
由两片CT74290级联组成异步100进制加法计数器.

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第11题
试分析图7.14所示波形发生器的工作原理,画出输出电压的波形图.741.S290为异步二五一十进制计数
器,5G7520为十位D/A转换器.设计数器的初始状态为0.

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